TP 2 Fpga M1 ESE [PDF]
ELECTRONIQUE NUMERIQUE AVANCEE : FPGA ET VHDL USTHB / FEI U ni ve rs i té d es S c ie n ces e t d e l a T ec hn ol o g
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ELECTRONIQUE NUMERIQUE AVANCEE : FPGA ET VHDL
USTHB / FEI
U ni ve rs i té d es S c ie n ces e t d e l a T ec hn ol o gi e Ho ua ri Bo u m ed ie n e
Faculté d’Electronique et d’Informatique Master 1 Electronique des Systèmes Embarqués ESE MODULE ELECTRONIQUE NUMERIQUE AVANCEE: FPGA ET VHDL Travaux Pratique N°2 Objectif du TP Dans ce TP, nous aborderons les dispositifs les plus fondamentaux de la carte NEXYS2, le segment de Switch et l’afficheur LED-7 segment. La première partie est assez simple : utiliser 4 interrupteurs SW0 à SW3 pour représenter un nombre de 4-bit binaire dont la valeur peut évidemment s’afficher en hexa entre 0-F. nous aimerions placer cette valeur sur l’afficheur droit 7-segment de la carte. Partie Manipulation Nous souhaitons réaliser un décodeur 7 segment afin de pouvoir piloter les afficheurs disponibles sur la carte d’évaluation. Nous disposons de 4 digits. La table de vérité de la fonction à réaliser est la suivante : caractère
a
b
c
d
e
f
g
0
0
0
0
0
0
0
1
1
1
0
0
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1
1
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2
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0
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0
1
1
0
4
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0
0
1
1
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0
1
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0
6
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1
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0
0
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1
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0
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0
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1
0
0
0
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0
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0
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0
0
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0
0
0
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0
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ELECTRONIQUE NUMERIQUE AVANCEE : FPGA ET VHDL
USTHB / FEI
Figure : Table de vérité et exemple de valeur affichée sur 4 digits 7 segments. Ouverture de session et création d’un nouveau projet La phase de démarrage est la même que pour le premier TP à savoir :
Lancer « Project Navigator » à travers son icône sur le bureau Créer un nouveau projet que vous appelez « TP2 »
Lorsque la fenêtre de création de projet apparaît. D’ans l’ordre suivant : 1. Tapez le nom du projet TP2 dans le champ « Project Name », 2. Sélectionnez le type HDL pour le design principal. Dans la fenêtre qui s’ouvre, sélectionnez : o o o o o
La famille de FPGA utilisée (expl : Spartan3E) dans le champ « Device Family », Le circuit utilisé (expl : XC3S500E) dans le champ « Device », Le boitier (expl : FG320) dans le champ « Package », La vitesse (expl : -4) dans le champ « Speed Grade », Les outils du flot de développement : Simulator : ISE Simulator (VHDL/Verilog).
Master 1 ESE
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USTHB / FEI
Sélectionner Project puis New Source dans le menu principal. Une fenêtre de dialogue s’ouvre « New Source » apparait. Sélectionnez le type « VHDL Module » et donner comme nom de fichier « toplevel.vhd» pour notre module.
Pour chaque valeur présente sur le port switches, il faut donner les segments à afficher sur le port de sortie sevenseg, on utilise pour cela un WITH SELECT (pareil qu’un CASE ou SELECT), la notation x « 2 » représente un nombre de 4 bits en hexa. Le signe