TD N 2 Fpga [PDF]

Zitiervorschau

Circuits Programmables FPGA

S. Haroun

Série de TD n°2 Circuits Programmables FPGA Exercice 1 Donner pour chaque combinaison de S1 S0 de la macro-cellule (OLMC) d'un GAL, le schéma équivalent :

Exercice 2 Montrez comment implémenter les fonctions logiques suivantes sur la tranche de FPGA montrée. Sortie1 = A’ + B’ + C’ Sortie2 = A + B’ + CD’

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Circuits Programmables FPGA

S. Haroun

Exercice 3 Montrez comment on peut implémenter la fonction logique suivante sur un FPGA doté de LUT à quatre entrées : Q = AB + CDE + FGH’IJ. Quel est le nombre minimal de LUT nécessaires ? G4

G4 YQ D Q

G3 Table de conversion G 16 X 1

G2

S0

YQ D Q

G3 G2

CLK

G1

Table de conversion G 16 X 1

S0

CLK

G1 Y

Y

H

H S1

H1

S1

H1

F4

F4 XQ D Q

F3 Table de conversion F 16 X 1

F2

S2

XQ D Q

F3 F2

CLK

F1

Table de conversion F 16 X 1

S2

CLK

F1 X

X

S3 CLK

S3 CLK

Exercice 4 Soit le code VHDL suivant : library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; -- multiplie le nombre n par 3 entity X3 is port (n : in unsigned(2 downto 0); nX3 : out unsigned(4 downto 0) ); end X3;

architecture arch1 of X3 is begin with n select nX3