AYAT Nabil SE Devoir [PDF]

Zitiervorschau

AYAT Nabil

GECSI 2

DEVOIR Non Surveillé Partie I : Etude de fonctionnement : 1) Quel est le rôle de l’ensemble constitué de AIG0, AIG1, AIG2, AIG3 et DEC 1/4 ? Pour AIGi permet à la sortie Y soit de prend la valeur de l’entré X si C=1 soit de mettre en haute impédance (HZ) la sortie Y du bloc si son bit de commande c=0 Pour DEC ¼ est un décodeur 1 parmi 4, reçoit un nombre N codé sur 2 bits et fourni une sortie active à « 1 » parmi les quatre sorties Donc Le Rôle de l’ensemble du bloc constitué par AIG0, AIG1, AIG2, AIG3 et DEC ¼ Sont des modules de communication qui permet la communication entre les données à traiter et le module de traitement UAL. 2) Quel est le rôle du signal Rout ? Route permet de sélectionner la sortie finale qui est soit AIG4, soit AIG5. La sortie finale est AIG4 s’il est à 1 dans ce cas l’interrupteur AIG4 se ferme et la sortie de LURL vers l’accumulateur ACC. La sortie finale est AIG5 s’il est à 0 dans ce cas l’interrupteur AIG5 se ferme et la sortie de LURL vers le registre REC. 3) Donner un bref aperçu sur le fonctionnement de l’ensemble et en déduire un exemple d’application. Renforcer votre réponse avec un schéma explicatif. Le système permet de réaliser des opérations arithmétiques entre deux entrés de 4 bits OP et l’un des entres de R0 a R3 selon le choix de DEC1/4, Apres que l’opération est faite par l’UAL, le résultat présent sur sa sortie est envoyé soit vers un accumulateur si AGi4 est actionne ou vers un registre REG si AGi5 est actionne.

Partie II : Programmation VHDL : 1) Compléter le schéma fourni sur le document à remettre

2) Ecrire le programme VHDL de Processing_Unit

Entity aigi is Port (X : in std_logic_vector(3 downto 0); C : in std_logic; Y : out std_logic_vector(3 downto 0)); End aigi ;

Architecture str_aigi of aigi is Begin Y