Rapport Examples VHDL [PDF]

Zitiervorschau

Le but de ce TP est d’écrire la synthèse des exemples classique en VHDL sous l’environnement de modelSIM pour simulé le comportement du

II.

Création d’un nouveau projet : File-New-Library

La bibliothèque work est la bibliothèque par défaut pour regroupée les projets

Pour créés un nouveaux fichier source vhdl en cliquant sur Create New File

Et pour ajouter le code vhdl on clique sur right-click puis Edit

L’inverseur est un port logique qui inverse logiquement le signal d’entrée ̅

Entrée(A) Sortie (out) 0 1 1 0

Library IEEE ; USE ieee.std_logic_1164.all ; entity inv is Port ( A : in std_logic ; S : out std_logic ) ; end inv;

architecture ARCH_inv of inv is begin S