Distributeur de Café VHDL [PDF]

Zitiervorschau

UNIVERSITE HASSAN II DE CASABLANCA -----------Faculté des Sciences Aïn Chock

Département de Physique Master Spécialisé Électronique électrotechnique automatique et informatique industrielle

Mini-projet VHDL

Distributeur de café Préparé par : BOULFANID Youssef QATQAT Abdelkabir ED-DAHABI Jamal

Préparé par : Pr. TOUHAMI Abdelkader

Année Universitaire 2021/2022

Table des matières Table des matières .................................................................................................................................... I Liste des figures ...................................................................................................................................... II Chapitre 1:Etude théorique.......................................................................................................................1 Cahier de charge ............................................................................................................................2

2

3

1.1

Présentation : .............................................................................................................................2

1.2

Déroulement du cycle ................................................................................................................2

1.3

Description comportementale de la partie commande du distributeur : ....................................3

1.3.1

Les Entrées : .......................................................................................................................3

1.3.2

Les sorties :.........................................................................................................................3

L’analyse du système : .....................................................................................................................4 2.1

Diagramme d’états : ...................................................................................................................4

2.2

Table d’état de la machine : .......................................................................................................5

2.3

Elaboration des équations : ........................................................................................................5

2.3.1

Les sorties :.........................................................................................................................5

2.3.2

Les états futurs : .................................................................................................................6

La réalisation : ..................................................................................................................................7

Chapitre 2:La simulation à l’aide logiciel Xilinx .....................................................................................8 1

Introduction ......................................................................................................................................9 1.1

Simulation par Xilinx ................................................................................................................9

1.1.1 1.2

La simulation à partir du graphe d’état : ............................................................................9

La simulation a partir du programme VHDL : ........................................................................15

Conclusion..............................................................................................................................................19

I|Page

Liste des figures Figure 1:distributeur de café ....................................................................................................................2 Figure 2:Graphe d'état ..............................................................................................................................4 Figure 3:réalisation du système ................................................................................................................7 Figure 4:Création du projet ......................................................................................................................9 Figure 5:Création de notre projet ...........................................................................................................10 Figure 6:les propriétés des périphériques ...............................................................................................10 Figure 7:Projet Distribiteur_de_cafe ......................................................................................................11 Figure 8:Création d'une nouvelle source ................................................................................................11 Figure 9:Fenêtre du digramme d'état......................................................................................................12 Figure 10:Création de la forme du graphe d'état ....................................................................................12 Figure 11:la forme du graphe d'état .......................................................................................................13 Figure 12:Désignation des états .............................................................................................................13 Figure 13:Désignation des conditions ....................................................................................................14 Figure 14:graphe d'état sous xilinx ........................................................................................................14 Figure 15:Création d'une nouvelle source ..............................................................................................15 Figure 16:VHDL MODULE ..................................................................................................................15 Figure 17:Les entrées et les sorties du système......................................................................................16 Figure 18:Compilation du programme VHDL .......................................................................................16 Figure 19:Résultat de la compilation .....................................................................................................17 Figure 20:Schéma du Bloc .....................................................................................................................17 Figure 21:Schéma logique ......................................................................................................................18 Figure 22:simulation du projet ...............................................................................................................18

II | P a g e

Etude théorique Ce Chapitre à pour intérêt de présenter ensemble du système et gère les circuits combinatoires d’entrée et sortie.

1|Page

Cahier de charge 1.1 Présentation :

Dans ce projet, on va parler d’une machine de Moore, cette machine qui vend des cafés pour 5dh. L’usager a le droit de mettre des pièces de 1DH ou de 2DH et dès que le montant arrive à 5DH ou plus, il y a un café qui sort. Il est aussi possible de l’usager mette 6DH et dans ce cas, la machine donne une canette et remet aussi la monnaie. Nous voulons faire une machine de Moore et donc, les sorties ne dépendent que des entrées. Une information de plus est que, si la personne mettait de l’argent pendant que la canette sort, l’argent sera perdu. Avec cette description, il devrait déjà être possible de déterminer quelques entrées et sorties. Puisque c’est une machine à états, il doit y avoir une horloge. On peut soit insérer 1DH, 2DH ou rien, donc on va avoir une entrée pour chaque type de monnaie. A la sortie, on peut soit donner une canette ou soit donner une canette et de la monnaie.

Figure 1:distributeur de café

1.2 Déroulement du cycle

Le système passe par sept étapes qu’on va les nommées comme suit : Zéro : c’est l’état qui correspond à aucune action et à aucune pièce n’est insérée. Un : c’est l’état qui correspond à un montant de 1Dh mais à aucune action au niveau des sorties. Deux : c’est l’état qui correspond à un montant de 2Dhs mais à aucune action au niveau des sorties. Trois : c’est l’état qui correspond à un montant de 3Dhs mais à aucune action au niveau des sorties. 2|Page

Quatre : c’est l’état qui correspond à un montant de 4Dhs mais à aucune action au niveau des sorties. Cinq : c’est l’état qui correspond à un montant de 5Dh mais au niveau des sorties l’une qui permet de faire sortir la canette est activé. Six : c’est l’état qui correspond à un montant de 6Dh et les deux sorties s’activent celle correspond à la sortie de la canette et celle du remet de monnaie.

1.3 Description comportementale de la partie commande du distributeur :

1.3.1 Les Entrées : Le distributeur possède deux entrées une pour chaque type de monnaie U : c’est l’entrée qui correspond à la monnaie de type 1Dh. D : c’est l’entrée qui correspond à la monnaie de type 2Dhs.

1.3.2 Les sorties : Le distributeur possède deux sorties une qui permet de faire sortir la cannette et une deuxième permet de retourner les monnaies C : c’est la sortie qui permet de faire sortir du café M : c’est la sortie qui permet de remettre les monnaies.

3|Page

2

L’analyse du système : 2.1 Diagramme d’états : ̅𝐷 ̅ 𝑈

̅𝐷 𝑈

̅ 𝑈𝐷

̅𝐷 ̅ 𝑈

̅𝐷 ̅ 𝑈

̅𝐷 ̅ 𝑈 ̅𝐷 ̅ 𝑈

̅ 𝑈𝐷

̅𝐷 ̅ 𝑈

̅𝐷 ̅ 𝑈 ̅𝐷 𝑈

̅ 𝑈𝐷 ̅ 𝑈𝐷 ̅ 𝑈𝐷

̅𝐷 𝑈

Figure 2:Graphe d'état

4|Page

̅ 𝑈𝐷

̅𝐷 𝑈

̅𝐷 𝑈

2.2 Table d’état de la machine :

Etat Variable Etat futur Etapes actuel d’entre (e2+,e0+,e0+) (e2,e0,e0) (U,D)

Sorties (C,M)

101

0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0

0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0

0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 0

0 0 1 0 1 1 1 1 0 1 0 0 0 0 1 0

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

110

0

0

0

0

0

1

1

E0

000

E1

001

E2

010

E3

011

E4

100

E5 E6

2.3 Elaboration des équations :

C

M

2.3.1 Les sorties :

e2e1

e0

00

01

11

10

0

0

0

1

0

1

0

0

x

1

𝐶 = 𝑒2 𝑒1 + 𝑒0 𝑒2

5|Page

e2e1

e0

0 1

00

01

11

10

0

0

1

0

0

0

x

0

𝑀 = 𝑒2 𝑒1

2.3.2 Les états futurs : e2=0

e1e0

00

01

11

10

00

0

0

0

0

01

1

1

1

11

x

x

10

0

0

UD

e1e0

00

01

11

10

00

1

0

x

0

1

01

1

x

x

x

x

x

11

1

x

x

x

1

0

10

1

x

x

x

UD

e2=1

e1 +

e2=0

e1e0

00

01

11

10

00

0

0

1

1

01

0

1

1

11

x

x

10

0

1

UD

e2=1

e2 +

e1e0

00

01

11

10

00

0

0

x

0

1

01

1

x

x

x

x

x

11

x

x

x

x

0

1

10

0

x

x

x

e2=0

UD

e2=1

e0 +

e1e0

00

01

11

10

0

00

0

0

x

0

0

0

01

0

x

x

x

x

x

x

11

x

x

x

x

0

0

1

10

x

x

x

x

e1e0

00

01

11

10

00

0

1

1

01

1

0

11

x

10

1

UD

𝑒2+ = 𝐷𝑈𝑒̅2 𝑒1 𝑒0 + 𝑒2 𝑒̅1 𝑒̅0 ̅𝑒1 + 𝐷𝑒0 )𝑒̅2 𝑒1+ = (𝑈𝑒0 𝑒̅1 + 𝑈𝑒1 𝑒̅0 + 𝑈 + 𝐷𝑒2 ̅𝐷 ̅ 𝑒0 + 𝐷𝑒̅1 𝑒̅0 + 𝑈𝑒̅0 ) 𝑒̅2 𝑒0+ = (𝑈

6|Page

UD

3

La réalisation :

Figure 3:réalisation du système

7|Page

La simulation à l’aide logiciel Xilinx Ce chapitre est dédié à la simulation de notre système à l’aide d’un logiciel de description xilinx version 10.1.

8|Page

1 Introduction 1.1 Simulation par Xilinx

Le logiciel Xilinx est un logiciel de description, de simulation, et de programmation de circuits et systèmes numériques sur des composants programmables. Il permet aussi la description de circuits numériques sous forme de schémas logiques, de machines à états finis ou en langages de description matériel (VHDL, Verilog, ABEL), la compilation, la simulation comportementale, la synthèse, le placement routage et l’implémentation, la simulation temporelle et l’analyse de timing, la programmation sur les circuits programmables de Xilinx (CPLD et FPGA).

1.1.1

La simulation à partir du graphe d’état :

a. La première étape : Cliquer sur File et puis sur New Project :

Figure 4:Création du projet

Une fenêtre qui va apparaitre Create New Project :

9|Page

nom du projet

Emplacement du projet

Figure 5:Création de notre projet

Cliquer Next >> on passe a les propriétés des périphériques Device properties On change Preferred language par VHDL au lieu de Verilog et on clique Next

Figure 6:les propriétés des périphériques

10 | P a g e

Le projet Distributeur_de_café a crée :

Figure 7:Projet Distribiteur_de_cafe

b. La Deuxième étape :

On va travailler dans ce projet par le diagramme d’état donc on clique par le bouton droit sue le projet Distributeur_de_café par la suite on clique New source après on va cliquer sur state Diagram On va donner un nom du fichier « Distributeur » et on clique Next :

Figure 8:Création d'une nouvelle source

11 | P a g e

On va créer le graphe d’état la première chose qu’on va faire est de cliquer sur Draw state machine

Figure 9:Fenêtre du digramme d'état

Une fenêtre qui va apparaitre State Machine Wizard ou on sélectionne la forme de notre machine a état et aussi le nombre des états dans ce cas on a 7 états et on clique Next.

Figure 10:Création de la forme du graphe d'état

a. La Quatrième étape : Pour nommer chaque état il suffit de cliquer deux fois sue l’état une fenêtre qui va apparaitre Edit State on nomme l’état dans la case State Name après on va indiquer les sorties du système C et M a l’aide du bouton Ouput wizard après on indique la sortie dans la case DOUT et après on le donne la valeur 0 ou 1 selon l’étude :

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Figure 11:la forme du graphe d'état

a. La Quatrième étape : Pour nommer chaque état il suffit de cliquer deux fois sue l’état une fenêtre qui va apparaitre Edit State on nomme l’état dans la case State Name après on va indiquer les sorties du système C et M a l’aide du bouton Ouput wizard après on indique la sortie dans la case DOUT et après on le donne la valeur 0 ou 1 selon l’étude :

Figure 12:Désignation des états

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Pour les conditions on clique deux fois sur la flèche et après on remplit les conditions des entrées

Figure 13:Désignation des conditions

Si vous voulez faire une flèche de retour il suffit de cliquer sur Add Transition et vous liez les 2 états Et voilà notre graphe d’états

Figure 14:graphe d'état sous xilinx

14 | P a g e

1.2 La simulation a partir du programme VHDL :

On va maintenant utiliser le programme VHDL obtenu lors de la compilation de graphe d’état et le simuler sous XILINX On va cliquer sur Project >> New source

Figure 15:Création d'une nouvelle source

Une fenêtre qui va apparaitre on clique sur VHDL Module puis on donne un nom au fichier après on clique Next :

Figure 16:VHDL MODULE

Apres on remplie des cases des entrées ‘ IN ‘ et des sorties ‘OUT’

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Figure 17:Les entrées et les sorties du système

Pour complier le programme on clique par le bouton droit Impelement design puis on clique Run

Figure 18:Compilation du programme VHDL

Le programme a bien compilé sans aucune erreur

16 | P a g e

Figure 19:Résultat de la compilation

le schéma bloc de notre projet peut être visualisé à partir d’une clique sur View RTL schematic

Figure 20:Schéma du Bloc

On clique 2 fois sur le schéma du bloc pour afficher le schéma logique du projet

17 | P a g e

Figure 21:Schéma logique

Finalement, notre simulation

Figure 22:simulation du projet

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Conclusion Ce travail nous a appris à concevoir l’étude de notre système de programmation et simulation à réaliser. On a aussi appris à utiliser l’ISE (VHDL) et le développement avec chronogramme Ce travail nous a donné un ava créer et simuler notre machine d’état gestion de notre barrière. 19 appris à concevoir l’étude de notre système complète en utilisan de programmation et simulation pour réaliser le diagramme d’état en se basant aussi appris à utiliser l’ISE (VHDL) et le développement avec chronogramme Ce travail nous a donné un avant-goût sur la façon et la manière qu’on doit adapter afin de créer et simuler notre machine d’état et il nous a permis de créer une vraie applicatio M1EEAII complète en utilisant la méthode en se basant sur les besoins aussi appris à utiliser l’ISE (VHDL) et le développement avec chronogramme. goût sur la façon et la manière qu’on doit adapter afin de et il nous a permis de créer une vraie application pour la

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