TD1 Mémoires 2021 [PDF]

Zitiervorschau

09 mars 2017 Pr H.Bel Mokadem TD n° 1 Types et Assemblage de mémoires Exercice1 Soit les deux mémoires de type ROM suivants : 1. Combien peut-on former de mot de 4 bits avec la mémoire M1 ? 2. Combien peut-on former de mot de 8 bits avec la mémoire M2 ? 3. Quelle est la taille du bus d’adresse des deux types de ROM ? On souhaite réaliser une mémoire M2 à l’aide de deux mémoires M1. 4. Quel type d’assemblage doit-on réaliser ? 5. Donnez le schéma de câ blage. Bus d’adresse CS

ROM (M1) 256 Kb

Bus d’adresse

Bus de données 4 bits

CS

ROM (M2) 512 Kb

Bus de données 8 bits

Exercice2  On dispose de plusieurs RAM (M1) ayant une capacité de 2Mb avec in bus de donnée de 4 bits, une entrée CS et une entrée WE. On désire réaliser une RAM (M2) ayant une capacité de 4 Mb. Les bus de commande et de donnée des deux RAM sont identiques. 1. Calculez la taille des bus d’adresse des deux types de RAM. 2. Quel type d’assemblage doit-on réaliser ? 3. Combien de bits d’adresse vont servir à déterminer le CS des mémoires M1 ? 4. Donnez le schéma de câ blage. 5. Quelle mémoire M1 est active lors de la lecture à l’adresse 51510 ? 6. Quelle mémoire M1 est active lors de l’écriture à l’adresse 9A84416 ? Exercice 3 

On dispose de boîtiers RAM de 1Kx16 et 1Kx32 bits. Compléter le schéma ci-dessous pour obtenir une mémoire de 2Kx32 bits.

Exercice 4 : Le montage ci-dessus possède quelques erreurs. Trouvez-les et proposez un montage qui fonctionne.

Exercice 5 : On considère une mémoire centrale de 2 MBytes, où chaque byte est adressable séparément : a. Calculer l’adresse, en octal, du sixième élément d’un tableau dont l’adresse du premier élément est 778, et dont tous les éléments sont composés de 16 bits ; b. Calculer, en décimal, le nombre de bytes précédant 778 ; c. calculer la taille de cette mémoire en l’exprimant en mots de 16 bits et en mots de 32 bits. Exercice 6 : Si le registre d’adresse d’une mémoire comporte 32 bits, calculer : a. Le nombre de mots adressables si 1 mot = 1 byte ; b. La plus haute adresse possible pour ces mots de 1 byte ; c. Le nombre de mots adressables si 1 mots = 32 bits ; d. La plus haute adresse possible pour ces mots de 32 bits.

Exercice 7 : Soit une mémoire centrale de 1 Mmots de 32 bits réalisée avec des puces de 16 Kbits. Cette mémoire peut être organisée suivant plusieurs principes ; nous considérons les trois suivants : a. un bit par puce : un mot est constitué de 32x1 bits provenant chacun d’une puce différente, donc 32 puces sont nécessaires pour réaliser un mot. b. 16 bits par puce : un mot est constitué de 2x16 bits. Deux puces, fournissant chacune 16 bits, sont nécessaires pour former un mot de 32 bits ; c. 32 bits par puce : un mot est constitué de 1x32 bits provenant de la même puce. Calculer : a. le nombre de bits nécessaires pour adresser toute la mémoire dans chacun des cas. b. le nombre de pattes de chaque puce utilisées pour l’adressage et pour les données dans chacun des cas.

Mémoire cache : 1. Alignement Pour un cache dont les lignes font 128 octets, donnez l’adresse du premier mot dans la ligne contenant l’adresse suivante : – 0xA23847EF – 0x7245E824 – 0xEEFABCD2 2. Lignes et longueurs de lignes Soit un cache d’une capacité de 32 Ko. Combien de lignes peut contenir le cache si les longueurs de ligne sont de 32, 64 ou 128 octets ? 3. Associativité et ensembles Si un cache possède une capacité de 16 Ko et une longueur de ligne de 128 octets, combien d’ensembles le cache possède-t-il s’il est associatif par ensemble de 2, 4 ou 8 blocs ? 4. Taille des tableaux d’étiquettes Un cache possède une capacité de 64 Ko, des lignes de 128 octets et un degré d’associativité de 4. Le système contenant le cache utilise des adresses de 32 bits. 1. Combien de lignes et d’ensembles possède le cache ? 2. Combien d’entrées sont requises dans le tableau d’étiquettes ? 3. Combien de bits d’étiquettes sont requis pour chaque entrée dans le tableau d’étiquettes ? 4. Si le cache est de type write-through, combien de bits sont requis pour chaque entrée du tableau d’étiquettes et quelle quantité de mémoire totale est requise pour le tableau dans le cas d’une politique de remplacement LRU? Qu’en serait-il s’il s’agissait d’un cache write-back ?